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【嘉德点评】三星公司具有强大的技术实力储备,这也保证了三星在半导体市场中始终屹立不倒,随着摩尔定律演进到3nm工艺,三星选择挑战GAA器件架构与台积电的FinFET器件展开搏斗。

集微网消息,随着半导体的摩尔定律逐渐推进,国际上两大半导体巨头台积电和三星在3nm工艺上选择了截然不同的技术架构,台积电继续求稳,采用技术成熟且有把握的FinFET(鳍形晶体管)技术,而三星则更加冒险一些,选择了架构效能更好,但量产难度远大于FinFET的GAA(环绕式栅极技术)架构,希望在半导体市场上殊死一战,占据有利市场地位。

近些年来5nm工艺在电路与半导体领域快速发展,其代表器件FinFET 3D晶体管相较于7nm工艺密度提升约1.84倍,性能提升约15%,据悉苹果A14处理器、华为麒麟1020处理器都将使用5nm工艺生产,技术基本成熟。而3nm工艺作为下一阶段技术节点,致力于在5nm工艺基础上,将晶体管密度提升70%,速度提升10%~15%,能耗降低15%,芯片整体性能提升25%~30%。FinFET晶体管可在5nm基础上扩展为3nm,良率与成本表现好,因此风险更小,这也是台积电继续使用FinFET的原因。

然而FinFET器件结构存在难以进一步集成的问题,传统FinFET在42nm栅极距(对应的技术节点则为7nm)会出现问题,而GAA 器件可以说是FinFET的改良版本,据学术界研究结果显示,GAA-FET能够表现出比FinFET更好的性能,并适应现有电路设计,有助于GAA工艺即将投入量产,正因如此,三星在3nm工艺节点选择了GAA技术架构,利用其深厚的技术优势,力图占据更大市场份额。

早在2003年8月1日,三星就提出了一项名为“具有多个叠置沟道的场效应晶体管”的发明专利(申请号:03152492.3),申请人为三星电子株式会社。

此专利在传统GAA晶体管基础上,在器件的有源区图形上设置相互叠置的多个沟道,并选择性地除去多个中间沟道层形成隧道。栅电极环绕多个沟道并延伸穿过至少一个隧道,源漏区位于表面上有源沟道图形的相对侧,并电连接到多个沟道。由于沟道垂直叠置,因此与常规MOS晶体管相比可有效减小沟道区和源漏区占据面积,同时沟道的数量和面积增加,也可以保持均匀的源漏结电容,增大电流以增大器件的操作速度。

另外在交替叠置多个沟道层和多个中间沟道层形成有源图形之后,蚀刻掉部分区域,以提供有外延单晶膜或导电材料以形成源漏区。由于中间层水平长度可限制在栅极的长度区域内,当各向异性地蚀刻掉中间沟道层形成隧道时,可以减小或防止隧道水平地延伸,因此可在传统GAA晶体管上实现具有栅极长度小于沟道宽度的高集成度MOS晶体管。

图1 具有多个沟道的MOS管有源图形

图1表示在半导体电路衬底表面形成的有源图形,包括在垂直方向中形成多个具有窄宽度的垂直叠置结构沟道4a、4b、4c,多个隧道2a、2b、2c形成在沟道4a、4b和4c之间,源漏区3形成在有源图形的两侧,并与沟道4a、4b、4c之间形成有源漏扩展层5,进而将源漏区4与沟道连接。除此之外,有源图形还包括两侧具有较宽宽度的矩形平行六面体形的源漏区3,并互相连通;沟道区包括源漏扩展层,并通过垂直方向中形成的多个沟道4a、4b和4c相互连接。

图2 具有多个沟道的MOS管栅电极

栅电极6形成在有源图形上,延伸穿过多个隧道2a、2b和2c以及槽2,并在垂直方向中环绕多个沟道4a、4b和4c,同时栅电极6还包括多晶硅膜和形成在栅电极6上表面上的栅极叠置层8,其中栅极叠置层8使用减小栅极电阻的金属硅化物和帽盖栅电极6的绝缘材料。另外,栅极绝缘层7形成在栅电极6和多个沟道4a、4b和4c之间,使用热氧化膜或ONO膜,以增强源漏区的导电性能。由于MOS管的栅电极环绕多个沟道,因此栅电极小于沟道宽度,从而大大增加了器件的集成度。

三星公司在传统GAA晶体管基础上,改良的具备多个叠置沟道晶体管,利用交替叠置多个沟道层和多个中间沟道层形成有源图形,进而蚀刻形成源/漏区,并可防止中间沟道层的水平延伸,从而大大提高晶体管集成度。

三星公司具有强大的技术实力储备,这也保证了三星在半导体市场中始终屹立不倒,随着摩尔定律演进到3nm工艺,三星选择挑战GAA器件架构与台积电的FinFET器件展开搏斗。那么在3nm架构中,究竟是台积电的FinFET还是三星的GAA更胜一筹呢?让我们拭目以待。

关于嘉德

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(校对/holly)

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